月落风痕
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关于栓锁效应
闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。
例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路
Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一
Latch up 的原理分析
Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外
部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间
形成低抗通路，Latch up由此而产生。
产生Latch up 的具体原因
• 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
• ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
• Well 侧面漏电流过大。
防止Latch up 的方法
• 在基体（substrate)上改变金属的掺杂，降低BJT的增益
• 避免source和drain的正向偏压
• 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
• 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
• Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
• 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
• 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
• I/O处尽量不使用pmos(nwell)
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：
(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1
即 βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。即
(2) 必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长，以使
通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。
(3) 偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态
所需开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
闩锁的触发方式：
(1) 输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然
后再使第二个双极型晶体管导通。当流入寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。
(2) 当流过阱-衬底结的雪崩电流，光电流及位移电流，，同时通过两个旁路
电阻RW，RS时，旁路电阻较大的晶体管先导通。然而要使闩锁发生，第二个双极型晶体管必须导通。同时通过PNPN结构的总电流必须达到开关转换电流。
(3) 当出现穿通,场穿通时，低阻通路一般发生在电源和地线之间，或者发
生在电源和衬底发生器之间。在源-漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。这些来源于穿通，场穿通或漏结雪崩的电流，一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去。
闩锁的防止技术：
体硅CMOS中的闩锁效应起因于寄生NPN和PNP双极晶体管形成的PNPN
结构，若能使两只晶体管的小信号电流增益之和小于1，闩锁就可防止。一是将双极型晶体管的特性破坏掉，即通过改进CMOS制造工艺，用减少载流子运输或注入的方法来达到破坏双极型晶体管作用的目的，例如，掺金，中子辐射形成基区阻碍电场以及形成肖特基源/漏势垒等。二是将两个双极型晶体管间的耦合去掉，即防止一只双极管导通另一只双极管，这可通过版图设计和工艺技术来实现。版图设计去耦技术包括：
版图级抗闩锁措施：
(1) 加粗电源线和地线,合理布局电源接触孔,减小横向电流密度和串联电阻.
采用接衬底的环形VDD电源线,并尽可能将衬底背面接VDD.增加电源VDD和VSS接触孔,并加大接触面积.对每一个接VDD的孔都要在相邻的阱中配以对应的VSS接触孔,以便增加并行的电流通路.尽量使VDD和VSS的接触孔的长边相互平行.接VDD的孔尽可能安排得离阱远些.接VSS的孔尽可能安排在p阱的所有边上.
(2) 加多子保护环或少子保护环。其中多子保护环主要可以减少RS和RW；
少子环可以预先收集少子，减小横向三极管的β值，从而到达减小闩锁效应的目的。
工艺级抗闩锁措施：
(1) 降低少数载流子的寿命可以减少寄生双极型晶体管的电流增益，一般使
用金掺杂或中子辐射技术，但此方法不易控制且也会导致漏电流的增加。
(2) 倒转阱技术，可以减小寄生三极管的阱电阻，防止寄生三极管EB结导
通。倒转阱如下图所示：
(3) 另一种减少闩锁效应的方法，是将器件制作于重掺杂衬底上的低掺杂外
延层中。重掺杂衬底提供一个收集电流的高传导路径，降低了RS，若在阱中加入重掺杂的p+埋层(或倒转阱)，又可降低RW。实验证明,此方法制造的CMOS电路有很高的抗闩锁能力。
(4) 闩锁亦可通过沟槽隔离结构来加以避开。在此技术中，利用非等向反应
离子溅射刻蚀，刻蚀出一个比阱还要深的隔离沟槽。接着在沟槽的底部和侧壁上生长一热氧化层，然后淀积多晶硅或二氧化硅，以将沟槽填满。因为n沟道与p沟道MOSFET被沟槽所隔开，所以此种方法可以消除闩锁。
以上措施都是对传统CMOS工艺技术的改造，更先进的工艺技术如SOI(Silicon on Insulator)等能从根本上来消除闩锁产生，但工艺技术相对来讲要复杂一些。
电路应用级抗闩锁措施：
(1) 要特别注意电源跳动。防止电感元件的反向感应电动势或电网噪声窜入CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应.因此在电源线较长的地方,要注意电源退耦，此外还要注意对电火花箝位。
(2) 防止寄生晶体管的EB结正偏。输入信号不得超过电源电压，如果超过这个范围，应加限流电阻。因为输入信号一旦超过电源电压,就可能使EB结正偏而使电路发生闩锁。输出端不宜接大电容,一般应小于0.01uF.
(3) 电流限制。CMOS的功耗很低,所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大。从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁，可通过加限流电阻来达到抑制闩锁的目的。
综上所述,CMOS电路具有其它电路无法比拟的低功耗的优点，是在ULSI领域最有前途的电路结构。但传统CMOS电路的工艺技术会产生与生俱来的闩锁效应(当然必须满足闩锁形成的三个条件)，从而限制了它的应用。一般可以从版图设计，工艺过程及电路应用等方面采取各种技术措施，尽可能地避免，降低或消除闩锁的形成，从而为CMOS电路的广泛应用奠定基础。
版图设计时，要尽量降低电路密度，衬底和阱的串联电阻，伪收集极的引入，可以切断形成闩锁的回路。设计工艺时，可以采用适量的金掺杂，深阱，高能离子注入形成倒转阱，低阻外延技术等来降低寄生晶体管的电流增益和串联电阻；沟槽隔离基本上可以完全切断形成闩锁的回路；更先进的SOI技术可以完全消除闩锁的形成。电路应用时,要尽量避免噪声的引入，附加限流电阻等措施。
防止闩锁效应方法的发展
掺金，中子辐照（会增加泄漏电流和影响成品率）——》介质隔离（增加成本）——》优化版图措施（多子或少子保护环，电源与地线布线技术）——》重掺杂衬底外延加重掺杂掩埋层技术
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路
Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一
产生原因：
1. 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
2. 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
3. ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
4. 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
5. Well 侧面漏电流过大。
防止Latch up 的方法
1. 在基体（substrate)上改变金属的掺杂，降低BJT的增益
2. 避免source和drain的正向偏压
3. 增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
4. 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
5. Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
6. 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
7. 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
8. I/O处尽量不使用pmos(nwell)
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[楼 主]
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Posted: 2008-07-04 10:07 |
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